课程信息¶
日程安排¶
实验报告提交日期请密切关注课程网站。
错过截止时间提交的同学，请在课程网站的 补交通道 提交。
逾期提交报告最后得分为本次实验得分的 80%。
按时且超额完成实验内容，对超额部分的创意、检查和报告情况，奖励不超过满分的 10%
各次实验权重¶
各个实验占总成绩的权重如下：
| 实验项目 | 权重 |
|---|---|
| 实验-Logisim 入门（Logisim） | 5% |
| 实验-运算器实验（Logisim） | 7.5% |
| 实验-Verilog 入门（Logisim） | 5% |
| 实验-基本功能部件设计（Verilog） | 10% |
| 实验-单总线 CPU（Logisim） | 5% |
| 实验-单周期 CPU（Logisim） | 10% |
| 实验-单周期 CPU 45 条指令（Verilog） | 30% |
| 实验-数据表示实验（Logisim） | 7.5% |
| 实验-存储器实验（Logisim） | 10% |
| 实验-CPU 安全实验（Verilog） | 5% |
| 期末答辩 | 5% |
对于大部分实验，实验报告占比 40% ，由于存在优秀率限制，我们最终会进行统一的保序调分，因此大家的总评成绩可能会与实验总成绩存在一定的差异。